IBIS
 

IBIS代表I/O缓冲器信息规范，创建于20世纪90年代初。那时，信号完整性问题刚刚开始受到关注，Quad Design公司制作了第一个成功商业化的信号完整性工具，包含专有模型和元器件库。 1993年，Intel公司决定摒弃大量专有元器件库的方式，邀请包括Cadence在内的其它公司进行合作，共同制定通用标准。当时，Intel正尝试为全新PCI标准制定驱动程序要求。此次合作结果为业内奠定了最初标准——IBIS 1.1。该标准涵盖了上拉和下拉晶体管及其转换时间、钳位二极管（用于压制反射）以及封装引脚模型（包括电感、电阻和电容）；无论有没有驱动晶体管，输入模型也将是相同的。IBIS 2.1版本在1994年成为ANSI / EIA标准，自此之后便进一步发展着。
 

均衡

上图描述的即是均衡问题。 理想化的输入比特流是一个完美的方波。 由于通道在不同频率存在不同程度的衰减，到达接收器的信号则会非常失真。因此，输入信号里的时钟和数据就必须被重新恢复。
 

多种形式的均衡皆可用于应对通道中的信号损失。 在信号发送端，预加重或去加重可以补偿通道损失。 例如，预加重通常会增强信号的高频分量以弥补通道将会减弱大部分信号的事实。通道本身由封装引脚和电路板走线组成，因而无法对其进行任何主动改变，而被动效应则需要建模。
 

在信号接收端，自动增益控制（AGC）首先将输入信号提高到足以检测到的强度，连续时间线性均衡（CLTE）再对符号间的干扰（在相邻两个位数据之间）进行消除。 而真正智能的技术（以及大部分区域和电源）则在于时钟数据恢复（CDR），CDR从输入的模拟信号中重新生成时钟；以及判决反馈均衡（DFE），DFE使用FIR滤波器，并自适应调整抽头系数。这一技术方法需要良好稳定的信号，因此AGC和CTLE被放置在接收器的前端。

 

如上所示的眼图，横坐标为时间，纵坐标为信号电压。 绿色高斯函数表示CDR导出时钟转换的位置，红色高斯函数则表示1电压和0电压的分布状况（二者单独分布）。
 

只要重新恢复的时钟的中点接近眼睛的中心，并且DFE使两个红色峰值保持分离又紧密相连的状态——这意味着它能够正确辨别出电压值1和0之间的b0，图示中间的眼睛就会打开。显然，如果时钟恢复漂移得太远，或者0和1电压过于接近——即使只是偶尔才会出现如此状况——比特误码则会产生，而眼睛也将关闭（当数百万信号重叠时）。
 

AMI
 

AMI，算法建模接口，是为实现更好地通道建模而在2007年对IBIS进行的扩展。 Cadence在推动AMI标准化流程方面处于领先地位。 AMI中的“算法”是指它是可执行代码（可以用任何语言编写，C语言最为典型），并与传统的IBIS电路级模型共同工作。 通过使用编译代码，而不是像IBIS这样的文本文件，AMI允许用户更深入地访问片上技术而无须担心泄露任何“秘密资料”。 由于通常发射端与接收端制造商并不相同，AMI可实现即插即用仿真。
 

不同于并行链路，高速串行链路不需要大量引脚并成为了数据进出芯片和存储器的主要方式。然而，它却需要大量的数据流量被进行仿真，这就是AMI所要解决的问题。而大量数据流量需要被仿真的原因有三：
 

1. 确保链路可靠地工作需要创建眼图（如右图所示）。 为了保证眼图睁眼则需要仿真大量位数据，一方面确保信号总是远低于或高于眼睛，另一方面则确保重新生成的时钟精准到足以使中点位于眼睛的中心。
    

2. 串行链路的主要特点是误码率（BER），其在10-12或10-16的情况下可为1。 使用SPICE也许可以仿真几百个位数据，但通常而言要获得精确估计的BER则需要仿真一百万个位数据。
    

3. 数千兆位SerDes使用自适应均衡，而不是“一劳永逸”的初次设置事后不管的均衡方式。 这就在均衡稳定和锁定之前需要大量的数据流量，而这一切发生在传输任何实际流量开始之前。 自适应均衡在每千个位数据左右进行一次调整：使时钟再生从而保持眼睛居中，同时尽量将峰值分布在通过接收端的0和1上以使它们保持良好分离（并尽量保持较窄的分布距离，以避免信号有时会使眼睛缩小的情况）。
    

十年以来，数据速率已从2.5 Gbps提高到25 Gbps，并且将很快提高到120 Gbps。 随着未来的设计水平不断提高，400 Gbps甚至1 Tbps（1000 Gbps）的数据速率指日可待。 信号编码已经从单眼发展到多眼PAM4，这就对设计精度提出了更高的要求。
 

基本要求是需要用非常快速和精确的均衡模型来仿真非常大的比特流。 AMI可以完全满足此项要求。
 

串行链路的信号完整性分析由三个阶段组成：首先表征通道，然后执行大比特流通道仿真，最后对输出进行后处理以检查睁眼情况和BER值。

 

表征通道由脉冲响应实现。 输入一个阶跃信号，并使用电路仿真器获得阶跃响应，进而推导出脉冲响应并捕获驱动器和接收器之间的任何互连行为。
 

通过将脉冲响应与比特流卷积产生原始波形，实现通道仿真。 即使在进行复杂的自适应均衡时，数百万个位数据的仿真也可以在几分钟内完成。 上图展示了这些部分的联系性。

DDR5
 

在预计将于今年发布的DDR5标准中，DRAM将被指定涵盖DFE（判决反馈均衡）能力。 而在实践中，DFE建模就意味着创建和使用AMI模型。 实际上，近十年来用于分析串行链路的技术正在扩展应用到并行存储器接口领域。
 

然而，SerDes和DRAM在本质上存在着一些差异。 串行链路通常很长且有损耗，而DRAM则较短且损耗较少。 低损耗貌似值得称赞，在某些方面它确实如此，但是反射会在低损耗链路中持续长时间的反弹，而在较长的串行链路中则由于高损耗而迅速衰减。 这就是DRAM需要使用DFE的原因：DFE会消除错误并解决反射问题。 SerDes中仅有一个发射器和一个接收器； 但是像PC和服务器这样的系统通常在同一条总线上有多个DIMM，有时还会有未插入的插槽，以上这些都会使反射问题变得更加棘手。
 

虽然JEDEC尚未最终完成DDR5标准，但是不论是我们的知识产权设计团队、DRAM供应商，还是我们在全力开发新一代信号完整性（SI）方案）的Sigrity产品线团队，都不希望耗时在等待上。 开发进展刻不容缓，我们需要及时地做出必要的改变和调整，以在最终标准出台时满足用户要求。
 

AMI Builder
 

AMI Builder的目标是使用户能够从已知、良好的AMI模块库中快速构建符合IBIS的AMI模型，而不是从头开始在空白文本编辑器上费力编写容易出错的代码。 如果用户不具备类似C语言的良好的软件开发专业知识，那么应用难度无疑会陡然增加。
 

AMI Builder的基本方法是为发射器配置诸如FFE（前馈均衡）等构件。然后向导器会令用户对参数进行设置，某些情况下也会对参数进行自动计算。 例如，上图显示的是为FFE设置参数，然后令其计算抽头值。 图表可以直接从向导器中绘制，而无需执行仿真。
 

接收器路径如上图所示。AGC表示自动增益控制，CTE（或CTLE）是连续时间（线性）均衡器，DFE代表判决反馈均衡。 信号从通道左侧进入，在右侧则输出数据和已恢复的时钟。
 

一旦在向导器中设置好选项，模型就会立即被编译成DLL并可进行仿真和测试。在测试过程中，模块可以根据需要被启用、禁用、编辑或删除。该流程的一大优势是可以令用户专注于架构而无需费心编码，同时为用户提供轻松迅捷地按钮式模型创建方式。
 

AMI建模和AMI Builder技术最初为SerDes应用程序开发，现已扩展到DDR应用领域。
 

针对DDR4的AMI

DDR4已经带来了一些新挑战，特别是DQ掩膜一致性检查。该功能可确保眼睛保持在掩膜之外，从而保证系统正常工作。 如上图所示，掩膜是中间的矩形框，而信号则成功地围绕其周，这意味着眼睛已睁开到足以符合标准的程度。
 

误码率（BER）分析也必不可少，因此我们需要通道仿真和浴盆曲线。 这里的浴盆曲线和与其同名的可靠性浴盆曲线毫无关系，后者用于在半导体使用寿命的开始和结束时显示高故障率（即早期故障期和后期老化期）。信号完整性浴盆曲线是通过给输入信号添加抖动和噪声来得到的。上图的中心窗格即显示浴盆曲线。 其中有两个浴盆，一个是使用抖动来获得水平的（时间角度）浴盆，另一个则是使用噪声来获得垂直的（信号角度）浴盆。
 

由于需要的比特数量极大（数十万甚至数百万），使用IBIS-AMI模型估算是唯一真正可行的方法。 2017年夏季，Cadence为DDR4提供了第一款IBIS-AMI模型，并于2018年初在DesignCon上进行展示。
 

与串行链路相比，DDR的另一个变化是：由于它是一个并行接口，因而存在码间干扰和同步开关噪声，这些都需要在总线特性仿真中捕获。
 

针对DDR5的AMI
 

首先请注意，JEDEC还没有最终确定DDR5标准，因而任何改变都有可能发生。但是既然已经临近发布，那么关键问题如数据速率的改变几率则非常之低。如下是相关描述：
 

• 基于掩膜的合规性检查（应用于DDR4中，前文已做讨论）将继续进行

• 电源电压将从DDR4的1.2V降至DDR5的1.1V

• 数据速率将高达6.4 Gbps

• 片上端接（上拉用于地址总线，而不仅仅局限于数据总线

• FFE、CTLE和DFE预计将在控制器端用于数据总线（有关均衡方法的更多详细信息，请参阅：了解DDR技术之前需要知道什么是AMI与IBIS）

• 数据总线方面，DFE也将应用于内存端
   

如此看来，通道仿真和AMI Builder将成为引领未来设计的关键所在，特别是对于需要首次创建AMI模型的新一代工程师而言。

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