赛灵思设计的 FEC IP 核采用常见接口，可加速产品开发，尽可能缩短系统级集成时间，最大化设计重复利用率，同时缩短产品上市时间。超小型高性能 FEC 核包括针对 2.5G、10G、40G、100G 应用的 GFEC IP 核、传统 10G eFEC 以及针对 100G 应用的赛灵思扩展 FEC (xFEC) IP核，这些产品专门针对赛灵思 FPGA 进行了优化，相对于非赛灵思 IP 核而言可减少芯片占用面积，使其成为目前最小型的 FEC 核。赛灵思还在努力为前沿应用推出 400G GFEC，预计将于 2013 年第二季度开始供货。结合部分重配置技术，这些针对赛灵思 FPGA 优化的 IP 核使客户能够在多种接口上运用多种 FEC 标准，同时还能节约产品成本，降低功耗，最大限度地提高网络互操作性。 

赛灵思公司有线通信高级总监Nick Possley 指出：“随着带宽需求的增加和错误延迟容限的下降，系统设计人员正在寻求新的办法来扩展可用带宽，提升传输质量。为了解决上述难题，赛灵思推出了FEC IP 核的延伸系列xFEC，可满足 2.5G、10G、40G、100G 和 400G 应用需求，进一步巩固我们在 OTN 市场的领先地位。7 系列 FPGA 产品的功耗和性能优势与 FEC 产品相结合，能够帮助 OTN 应用领域的客户提高数据速率，增加带宽，并降低系统成本。”

FEC 技术的使用能够实现发送冗余信号的信号源（发射器）和识别无明显错误的数据的信号终点（接收器）之间的错误控制。FEC可 用于所有 OTN系统，其编码增益可帮助用户纠正在距离增加、信噪比下降情况下可能发生的错误，同时保证远端接收器的错误率不变，从而延长可发送信号的距离。

不同的 FEC 方案提供不同的编码增益。编码增益越高，光学信号传输的距离就越长。举例来说，赛灵思 100G 扩展 FEC (xFEC) 提供了业界领先的OH为6.7%的 9.4dB NECG，且 OH 为 6.7%，能延长 100G 传输距离，同时降低 100G 传输功耗。

FEC 的编码增益可用于执行多种功能，包括提升最大连接距离和/或连接数量，从而扩大系统覆盖范围。它同时也有利于增加系统中密集波分布 (DWDM) 通道的数量（通道数通常受到所用放大器输出功率的限制）。编码增益还能降低单位通道功耗，增加通道数量，降低对给定链路上各组件参数的要求（如发射功率、眼图波罩、消光比、噪声洗漱、滤波器隔离等），节省组件成本。

供货情况和预订信息
赛灵思 OTU1、2、3 和 4（2.5G、10G、40G 和 100G）GFEC IP 核符合ITU G.709 标准，现可立即供货。100G 高增益 xFEC 将于 2012 年 12 月开始供货。赛灵思还将根据客户需求新增其它 EFEC 标准产品。

赛灵思 FEC IP 核成本极具竞争力，只需单一项目许可证，无需重复缴纳专利费。要想获得仿真和硬件的所有核心功能，应购买FEC IP 核许可证。