Synopsys（SNPS）宣布该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重 复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。

为了减轻今天巨大的上市时间压力，Design Compiler 2010对拓扑技术进行扩展，进一步优化了与IC Compiler的关联，将紧密关联度拉至5%。在综合过程中应用了额外的物理层优化技术，并且创建了物理层指引并将其传递到IC Compiler，从而简化了流程，并将IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到IC Compiler进行布局规划的功能。按下按钮后，设计师们就能够进行布局的调整，确保他们尽早识别和修复布局问题和获得更快速的设计收敛。

采用一种全新可扩展架构设计的Design Compiler 2010在多核计算服务器上可将运行速度显著提高。它采用一种优化的分布式原理和多线程并行技术方案，运行在四核计算服务器时可达到平均2倍速的更快运行 时间，同时实现综合结果的零误差。

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