ST推出整合双ARM Cortex-A9内核和DDR3内存接口的嵌入式处理器
2010-08-07 22:25:07 本站原创全球系统级芯片（SoC）技术的领导厂商意法半导体发布业内首款整合双ARM Cortex-A9 内核和DDR3（第三代双速率）内存接口的嵌入式处理器。新产品SPEAr1310采用意法半导体的低功耗 55nm HCMOS（高速CMOS）制程，为多种嵌入式应用提供高计算和定制功能，同时兼具系统级芯片的成本竞争优势。
新微处理器整合超低功耗技术和ARM Cortex-A9处理器内核的多任务处理功能，以及创新的片上网络（NoC）技术。双核ARM Cortex-A9处理器可全面支持对称和不对称运算，处理速度高达每核600MHz（在恶劣的工业环境中），相当于 3000 DMIPS。片上网络是应用灵活的通信架构，可支持多路不同的流量特性，以最具成本效益和能效的方式，最大限度地提高数据吞吐量。
内置DDR2/DDR3内存控制器和完整的外设接口，包括USB、SATA、PCIe（集成物理层）以及千兆以太网MAC（媒体访问控制器）。意法半导体SPEAr1310微处理器适用于高性能嵌入式控制应用市场，包括通信、计算机外设以及工业自动化。
高速缓存与硬件加速器和 I/O模块的一致性能够提高数据吞吐量以及简化软件开发过程。加速器一致性端口（ACP）结合芯片的NoC路由功能，可满足硬件加速和I/O性能的最新应用需求。ECC（错误校验码）保护功能可防止DRAM内存和二级高速缓存上的软硬错误，可大幅延长故障间隔时间，进而提高系统可靠性。
SPEAr1310的主要特性：
2路千兆/快速以太网端口（用于外部GMII/RGMII/MII PHY） 3路快速以太网端口（用于外部 SMII/RMII PHY） 3路PCIe/SATA Gen2接口（内置PHY） 1路32位PCI扩展总线（高达66 MHz） 2路集成PHY的USB 2.0主机端口 1路集成PHY的USB2.0 OTG端口 2路CAN 2.0 a/b接口 2路TDM/E1 HDLC控制器，每路控制器每帧256/32个时隙 2路HDLC控制器，用于外部RS485 PHY I2S、UART、SPI、I2C端口 具有触摸屏和重叠窗口功能的HD显示控制器 存储卡接口 安全硬件加速器 安全引导和密钥存储功能 省电功能SPEAr1310已开始提供给主要客户进行性能评估和原型设计。
