衰减器支持JESD204B接口，用于基站
2015-09-13 20:07:48
未知
旨在支持连接高速数据转换器和FPGA在基站设计工作的JESD204B串行接口标准，该HMC7044在欧洲微波周2015年推出，在巴黎举行。
在3.2GHz的时钟抖动衰减器提供50fs的抖动性能，提高了信噪比和高速数据转换器的动态范围，表示该公司。它还提供了14低噪音和可配置输出与许多不同的组件接口。有一系列的时钟管理和分配功能，有可能使基站，以建立一个完整的时钟设计，单台设备的设计人员，据该公司。
时钟抖动衰减器，简化了JESD204B系统设计通过生成的源同步和可调节的采样和帧同步（SYSREF）时钟在数据转换器系统。两个PLL（锁相环）和重叠，片上，压控振荡器也包括在内。所述第一PLL锁定一个低噪声，当地压控时钟振荡器（VCXO）为相对嘈杂参考，而第二个PLL倍频VCXO信号到VCO频率，加入少量的噪声。对于移动通信基础设施JESD204B时钟发生器，无线基础设施，数据转换器的时钟，微波炉基带卡等高速通信应用，衰减器的架构提供了频率产生具有低相位噪声和集成抖动。
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