“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利

用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计

的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。本文总结

了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法，并强调了应用中

的注意事项。目前，大型设计一般推荐使用同步时序电路。同步时序电路基

于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求

。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动

设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用

全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达

芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block

Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的

FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新

的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模

块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx

器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、

BUFGDLL和DCM等，如图1所示。1. IBUFG即输入全局缓冲，是与专用全局时

钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经

过IBUFG单元，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP

、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多

种格式的IO标准。2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局

时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持

BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。3.

BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的

IOB、CLB、选择性块RAM的时钟延迟和抖动最小。4. BUFGCE是带有时钟使

能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当

BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。5. BUFGMUX是全局

时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为

低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活

，I0和I1两个输入时钟甚至可以为异步关系。6. BUFGP相当于IBUG加上

BUFG。7. BUFGDLL是全局缓冲延迟锁相环，相当于BUFG与DLL的结合。

BUFGDLL在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能。

随着数字时钟管理单元(DCM)的日益完善，目前BUFGDLL的应用已经逐渐被

DCM所取代。8. DCM即数字时钟管理单元，主要完成时钟的同步、移相、分

频、倍频和去抖动等。DCM与全局时钟有着密不可分的联系，为了达到最小

的延迟和抖动，几乎所有的DCM应用都要使用全局缓冲资源。DCM可以用

Xilinx ISE软件中的Architecture Wizard直接生成。全局时钟资源的使用

方法全局时钟资源的使用方法有以下5种，如图2所示。1. IBUFG + BUFG的

使用方法：IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，

由于IBUFG组合BUFG相当于BUFGP，所以在这种使用方法也称为BUFGP方法。

2. IBUFGDS + BUFG的使用方法：当输入时钟信号为差分信号时，需要使用

IBUFGDS代替IBUFG。3. IBUFG + DCM + BUFG的使用方法：这种使用方法最

灵活，对全局时钟的控制更加有效。通过DCM模块不仅仅能对时钟进行同步

、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。

4. Logic ＋ BUFG的使用方法：BUFG不但可以驱动IBUFG的输出，还可以驱

动其它普通信号的输出。当某个信号(时钟、使能、快速路径)的扇出非常大

，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，使该信号利用全局

时钟资源。但需要注意的是，普通IO的输入或普通片内信号进入全局时钟布

线层需要一个固有的延时，一般在10ns左右，即普通IO和普通片内信号从输

入到BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所有单

元(IOB、CLB、选择性块RAM)的延时可以忽略不计为“0”ns。5． Logic +

DCM + BUFG的使用方法：DCM同样也可以控制并变换普通时钟信号，即DCM

的输入也可以是普通片内信号。使用全局时钟资源的注意事项全局时钟资源

必须满足的重要原则是：使用IBUFG或IBUFGDS的充分必要条件是信号从专用

全局时钟管脚输入。换言之，当某个信号从全局时钟管脚输入，不论它是否

为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或

IBUFGDS硬件原语，则这个信号必定是从全局时钟管脚输入的。如果违反了

这条原则，那么在布局布线时会报错。这条规则的使用是由FPGA的内部结构

决定的：IBUFG和IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物

理连接，与普通IO和其它内部CLB等没有物理连接。另外，由于BUFGP相当于

IBUFG和BUFG的组合，所以BUFGP的使用也必须遵循上述的原则。全局时钟资

源的例化方法全局时钟资源的例化方法大致可分为两种：一是在程序中直接

例化全局时钟资源，二是通过综合阶段约束或者实现阶段约束实现对全局时

钟资源的使用。第一种方法比较简单，用户只需按照前面讲述的5种全局时

钟资源的基本使用方法编写代码或者绘制原理图即可。第二方法是通过综合

阶段约束或实现阶段的约束完成对全局时钟资源的调用，这种方法根据综合

工具和布局布线工具的不同而异。另外，大多数综合工具会自动分析时钟信

号的扇出数目，在全局时钟资源富裕的情况下，将扇出数目最大的信号自动

指定使用全局时钟资源，这时用户必须检查综合结果是否满足上述使用

IBUFG、IBUFGDS、BUFGP的原则。如果某个信号因扇出很大，而被综合器自

动指定使用IBUFG、IBUFGDS、BUFGP全局时钟资源，而该信号并没有从专用

全局时钟管脚输入，在布局布线时会报错，这时应该在综合时指定该信号不

使用全局时钟资源。具体的综合约束命令和操作因综合工具不同而异，下面

仅仅举例Synplify/Synplify Pro和FPGA Express/FPGA Compiler II中指

定不使用全局时钟资源的方法。在Synplify/Synplify Pro中打开SCOPE(综

合约束优化环境)，选择约束属性选项卡。选择约束对象类型(Object Type)

为“clock”，然后在约束对象(Object)为设计中的某个时钟，选择约束属

性为“syn_noclockbuf”，设置约束值域(Value)为“1”。图3所示为在

Synplify Pro的SCOPE中指定信号不使用全局时钟资源的方法。也可以在

Synplify/Synplify Pro约束文件(扩展名为SDC)或者源代码中使用约束命

令指定不使用全局时钟资源，如表1所示。在FPGA Express/FPGA Compiler

II中，用鼠标右键单击编译后的芯片图标，在弹出的命令对话框中选择

“Edit Constraints”命令编辑综合约束文件(扩展名为CTL)，选择端口选

项卡，指定所需信号的全局时钟域为“DONT USE”。图4所示为在FPGA

Express综合约束编辑器中指定信号不使用全局时钟资源的方法。也可以在

FPGA Express/FPGA Compiler II综合约束文件(扩展名为CTL)中直接使用

“port clk global_buffer "DONT USE"”命令指定输入端口信号“clk”

不使用全局时钟资源。第二全局时钟资源第二全局时钟资源也叫长线资源，

它是分布在芯片的行、列的栅栏(Bank)上，一般采用铜、铝工艺，其长度和

驱动能力仅次于全局时钟资源。与全局时钟相似，第二全局时钟资源直接同

IOB、CLB、选择性块RAM等逻辑单元连接，第二全局时钟信号的驱动能力和

时钟抖动延迟等指标仅次于全局时钟信号。Xilinx的FPGA中一般有比较丰富

的第二全局时钟资源(很多器件有24个第二全局时钟资源)，以满足高速、复

杂时序逻辑设计的需要。在设计中一般将频率较高，扇出数目较多的时钟、

使能、高速路径信号指定为第二全局时钟信号。第二全局时钟资源的使用方

法比较简单，一般是在约束编辑器的专用约束(Misc)选项卡中指定所选信号

使用低抖动延迟资源“Low Skew”。也可以直接在指导Xilinx实现步骤的用

户约束文件(UCF)中添加“USELOWSKEWLINES”约束命令。上面在约束编辑

器中的操作等效于在用户约束文件中添加如下内容：NET "sum<0>"

USELOWSKEWLINES;NET "sum<1>" USELOWSKEWLINES;NET "sum<2>"

USELOWSKEWLINES;全局时钟资源是专用布线资源，它存在于全铜布线层上

，用户使用全局时钟资源并不会影响芯片的其它布线资源。而第二全局时钟

资源与之不同，它使用的是芯片内部的布线资源。在设计的密度非常大(面

积利用率高于90%)的情况下，使用所有的第二全局时钟资源会给设计的布局

布线带来负面影响，可能导致芯片布线不成功。作者：王诚，钟信潮，吴蕾