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[求助] DC综合时出现库中没有的元件

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发表于 2010-5-25 16:14:44 | 显示全部楼层 |阅读模式

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我使用GTECH库进行综合,并以.v文件输出网表,结果我发现里面有几个元件(如ADD_UNS_OP,SELECT_OP)是GTECH库中没有的
请问这是怎么回事?
发表于 2010-5-27 11:04:38 | 显示全部楼层
你没有把gtech设置成target library
 楼主| 发表于 2010-5-27 14:46:39 | 显示全部楼层
2# linuxluo
link_library,target_library,我都设置成GTECH的了,而且综合出来的网表中其他的原件都是GTECH-XXX,就只有这两个不是
我刚刚仔细看了一下,发现GTECH中的选择器MUX它的选择信号只有一个,但是这个SELECT_OP把原来的选择信号再求反,同时用这两个作为选择信号
不明白它为什么不用自己库中本来的MUX2
发表于 2016-9-29 10:05:48 | 显示全部楼层
回复 3# marsfabio


   楼主这个问题解决了吗?   我刚遇上。
发表于 2022-4-19 16:22:07 | 显示全部楼层
DC 编译 不要加其他选项, DC工具不要用ultra 就可以了,使用的时候不要忘记带gtech.v
发表于 2023-8-22 14:15:56 | 显示全部楼层
来强答一波我认为的正确答案给后来者:
HDL Compiler for Verilog User Guide P74开始有说明:SELECT_OP是DC一般会采取的优化策略使用的stdcell,用在if、case等语句中;且选择的个数为奇数时就会选取SELECT_OP(我猜的请勘误),此举是为了节省面积。MXU_OP一般用在只有二选一或并行选择(2的幂数)的设计中(我猜的请勘误)。当一些设计需要使用到MXU_OP便于分析和约束时,可在语句中插入对DC的命令(下面格式可能会显示错误,建议直接看文档):

assign ZCMP = SEL2 ? /* synopsys infer_mux */ (V1 < V2) : (V3 > V4);

这样DC在最后的选择阶段就会生成一个二选一MUX。
发表于 2023-8-31 10:29:43 | 显示全部楼层
不知道解决了没有,提供一个可以跑出来的脚本
set target_library "gtech.db"
set synthetic_library "dw_foundation.sldb"
set link_library " *  $target_library  $synthetic_library "
analyze -format sverilog -vcs "-sverilog -f ***" > analyze.log
elaborate *_module > elaborate.log
current_design xxx
link
compile
write_file -f verilog -hier -o design_gtech_netlist.v

猜测带SELECT_OP的网表应该是link之后的中间量,还需要compile一下才会出来网表。
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