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查看: 1952|回复: 3

[求助] 关于信号输出对电路造成影响的问题!

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发表于 2010-5-18 18:58:10 | 显示全部楼层 |阅读模式

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我现在遇到一个奇怪的问题,如果我将电路中的某个信号赋值给一个输出管脚的话,那么整个电路的逻辑都不对了。(如果不输出的话,通过其它管脚观察时逻辑是正确的)
大家有没有碰到过这种情况?是怎么回事?请高手指点!
注:我是在quartus8.1中用VHDL编程的。
发表于 2010-5-19 09:21:33 | 显示全部楼层
你确定改变以后。时序约束没问题吗?
 楼主| 发表于 2010-5-19 18:36:36 | 显示全部楼层
2# wycawyc
我没有关注时序约束,这个关系大吗?
发表于 2010-5-20 09:33:25 | 显示全部楼层
你查查什么是时序约束
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