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[求助] 请问一下这段代码什么意思?谢谢!

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发表于 2010-4-30 08:08:53 | 显示全部楼层 |阅读模式

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always @(posedge clk) done <= #1 (dcnt==4'hb) & !ld;
发表于 2010-4-30 10:58:55 | 显示全部楼层
判定dcnt是否等于hb,然后与ld非相与,最后延时1 ns 送给信号done;
以上操作在时钟上升沿发生
发表于 2010-4-30 12:12:38 | 显示全部楼层
类似于mux和与门的逻辑接到触发器的D端
 楼主| 发表于 2010-4-30 14:21:22 | 显示全部楼层
2# wyang2009 这是一般的Verilog标准?本人刚从学校出来,有点不大了解现在的标准……
发表于 2010-4-30 14:23:24 | 显示全部楼层
很好 不错,
发表于 2010-4-30 21:18:22 | 显示全部楼层
位运算
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