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查看: 4609|回复: 8

[求助] 非时钟信号为何被识别成时钟信号?

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发表于 2010-4-15 08:35:43 | 显示全部楼层 |阅读模式

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我用synplify综合,在添加sdc约束文件时的时钟约束页如附件所示

其中只有第一项是时钟信号,而其他的都不是,请问为何会将这些非时钟信号识别为时钟信号呢?
这样会有什么影响?有没有办法通过添加属性避免这种情况发生呢?
谢谢!
sdc.jpg
发表于 2010-4-15 12:02:30 | 显示全部楼层
一般没有什么影响,它不会识别是不是时钟,它是会判断这个信号是不是周期性的。
 楼主| 发表于 2010-4-15 16:08:01 | 显示全部楼层
2# gaurson
好像也不太对,列表中第三个信号nRst是全局复位信号,没有周期性的特点啊
发表于 2010-4-15 16:20:42 | 显示全部楼层
只要你的程序使得某个信号被接入寄存器的时钟端。就会被认为是时钟。可以定义成无关路径。这样综合器就不会管它的时间问题了。
发表于 2010-4-15 19:10:48 | 显示全部楼层
always@(psoedge )
和组合赋值不全造成的latch!
 楼主| 发表于 2010-4-16 14:56:06 | 显示全部楼层


好像是这样,currentState是状态机信号,我在状态机进程中确实有不完全的赋值,但这是我故意的,应为我就是要实现锁存器的功能,这样的话那些非时钟信号我就不用加约束了吧?
发表于 2010-4-16 15:38:44 | 显示全部楼层
有代码,可以给出吗?
发表于 2010-4-27 16:01:34 | 显示全部楼层
应该是你的代码里面把这些信号当时钟用了
发表于 2010-4-27 17:29:59 | 显示全部楼层
如果你能够完全驾驭生成的这个latch.
这个warning可以不在乎
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