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查看: 2838|回复: 9

[求助] 关于时钟的奇数分频

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发表于 2010-3-30 09:54:07 | 显示全部楼层 |阅读模式

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通常都是通过两个不同倍数的对上升下降沿分别触发,然后叠加进行的奇数分频。我想问下,为什么不用一个信号做呢?比如说3分频,可以由上升下降沿触发,数到3就电平转换,也可以仿真得到正确结果,但好像都不这样做。这是为什么啊?是综合时会出现问题吗?
发表于 2010-3-30 10:03:31 | 显示全部楼层
触发器要么上升沿触发,要么下降沿触发。上升下降沿都触发的还没见到。
 楼主| 发表于 2010-3-30 18:12:19 | 显示全部楼层
发表于 2010-3-30 19:16:17 | 显示全部楼层
最基本的触发器。就是只能边沿触发。
发表于 2010-3-30 20:05:22 | 显示全部楼层
在fpga中一般不在同一时钟的上下边沿中对同一寄存器赋值
发表于 2010-3-30 22:05:16 | 显示全部楼层
这个东西就想智力题
可以用来考试
现实中很少这么整的
DCM ,PLL会解决这些问题的
 楼主| 发表于 2010-3-31 06:55:19 | 显示全部楼层
哦,是这样啊。谢谢楼上的各位了。
发表于 2010-3-31 12:09:02 | 显示全部楼层
你要明白,你写的是电路,不是c语言。
回去看看数字电路里,寄存器的结构吧
发表于 2010-3-31 17:43:58 | 显示全部楼层
看看基本的数字电子电路的书就知道了,基本的触发器不可能是双沿触发的。
你的代码可能能仿真对,可是没办法在真实的电路里面实现。
发表于 2010-4-2 18:03:57 | 显示全部楼层
这是工艺决定的,目前还没有能双沿触发的触发器
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