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synthesis中的条件编译问题

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发表于 2009-10-26 23:11:43 | 显示全部楼层 |阅读模式

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仿真器都支持`ifdef/`ifndef等条件编译的语句,想问一下,synthesis工具支持吗?如果我希望在某个开关define的情况下,综合某个verilog文件中的某些逻辑,而关掉的时候,综合另外一些,甚至包括I/O。该如何实现呢?
发表于 2009-10-27 00:35:25 | 显示全部楼层
综合工具是支持的。
发表于 2009-10-27 08:59:52 | 显示全部楼层
可以这么写
发表于 2009-10-27 09:23:22 | 显示全部楼层
综合工具的开关应该是synthesis translate_on和synthesis translate_off。
 楼主| 发表于 2009-10-27 20:42:18 | 显示全部楼层
发表于 2009-10-27 20:59:54 | 显示全部楼层
当然可以支持,用过很多次了。
Synopsys的IP就是这样用的,只需要修改头文件的define开关,就可得到不同的电路。
 楼主| 发表于 2009-10-27 21:58:20 | 显示全部楼层


当然可以支持,用过很多次了。
Synopsys的IP就是这样用的,只需要修改头文件的define开关,就可得到不同的电路。
usb_geek 发表于 2009-10-27 20:59



您的意思是不是说在某个专门的*.v(就是你说的头文件)中写上`define....?或者在top.v中写呢?

谢谢
发表于 2009-10-28 19:07:49 | 显示全部楼层
在你编译的第一个文件里写就可以了。或者在编译的命令行里加也行的。
 楼主| 发表于 2009-10-29 08:24:54 | 显示全部楼层


在你编译的第一个文件里写就可以了。或者在编译的命令行里加也行的。
zhjwei 发表于 2009-10-28 19:07



synthesis的时候,如何在编译的命令行里面加?
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