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原帖由 suncaocool 于 2009-7-2 10:32 发表 登录/注册后可看大图 请问哪种语言更主要?还有nc verilog和什么system verilog 这些语言呢?是不是都要熟练掌握?
原帖由 wangr0913 于 2009-7-2 13:16 发表 登录/注册后可看大图个人觉得vhdl好一些,语法比较严谨,尤其是在基带信号传输的过程中比verilog好多了。至于verilog类C的写法,写起算法来要容易一些,方便一些,看你具体做什么工作而定
原帖由 suncaocool 于 2009-7-2 14:43 发表 登录/注册后可看大图我现在有一点点verilog的基础,将来具体的语言选择还要和项目很相关吗?不能够一直用verilog闯天下吗?
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