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发表于 2009-6-16 10:29:29 | 显示全部楼层 |阅读模式

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如何用VERILOG代码编写一段程序
判断两个脉冲的高电平的长短?
谢谢
发表于 2009-6-16 13:16:02 | 显示全部楼层



用一个比这两个脉冲频率高的时钟去采集这两个脉冲的上下沿,上升沿和下降沿之间做一个计数,时钟长度乘以计数数值就是高电平的持续时间
发表于 2009-6-16 13:28:46 | 显示全部楼层
可以在网上搜一下。这样的例子很多
发表于 2009-6-16 17:26:08 | 显示全部楼层
用频域分析方法,
高频能量较多的是长脉冲,反之是短脉冲
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