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请教一下高手们,verilog中,parameter的用法,可不可以针对数组类型?
比如将寄存器数组 reg [2:0] mode[5:0],在reset信号来时赋一个固定不变的值,这样寄存器的value就跟CLK没有关系了,综合的时候会有warning的.
那我想不如将这些值,保存在parameter中.但问题是parameter的赋值,不能是数组型的吧?
parameter [2:0]
Mode[0] = 3'b000,
Mode[1] = 3'b001,
Mode[2] = 3'b010,
Mode[3] = 3'b011,
Mode[4] = 3'b100,
Mode[5] = 3'b101; |
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