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楼主: landyw

保持时间为负怎么处理?

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发表于 2008-8-28 11:07:25 | 显示全部楼层
学习了!!
头像被屏蔽
发表于 2008-8-28 15:34:22 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2008-9-9 14:42:48 | 显示全部楼层
实际library中经常有一些器件的hold time为负,很正常的现象。
使用这些器件时,仍可以按照正常的分析,确保所有path无hold time violation即可。
发表于 2008-9-9 23:08:55 | 显示全部楼层
学习呀 持续关注
发表于 2008-9-10 10:54:06 | 显示全部楼层
好奇怪啊,asic与 fpga的时序理论不一样吗?
我们做asic绝对不允许setup 与hold time出现violation的。为什么这里的人说hold出现负值没有问题呢?
不知道是你们太弱还是我太弱?
发表于 2008-9-10 17:17:16 | 显示全部楼层
谢谢分享!
发表于 2008-9-10 22:14:26 | 显示全部楼层
实际应用中,FPGA一般都会保证hold肯定能满足。而setup则需要优化电路来满足。
发表于 2008-9-11 14:11:24 | 显示全部楼层
(hold time <0 ) != hold violation吧



原帖由 hitten 于 2008-9-10 10:54 发表
好奇怪啊,asic与 fpga的时序理论不一样吗?
我们做asic绝对不允许setup 与hold time出现violation的。为什么这里的人说hold出现负值没有问题呢?
不知道是你们太弱还是我太弱?

发表于 2008-9-13 19:27:23 | 显示全部楼层
hold正负只是相对的概念,跟两时钟沿相互的关系有关!
个人认为
发表于 2009-1-21 09:48:34 | 显示全部楼层
very good
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