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DDR Timing Closure – Physicaldesign and STA

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发表于 2006-7-13 15:28:47 | 显示全部楼层 |阅读模式

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snug论文,牵涉到ddr 设计的physical design和sta
很详细,不错的论文
发表于 2006-7-13 18:35:55 | 显示全部楼层
顶一下
发表于 2006-7-13 20:02:25 | 显示全部楼层
个人认为DDR timing closure最大的挑战是DQ/DQS timing PVT variation.好象每个公司DDR interface设计都不一样.很有趣
发表于 2006-7-14 13:05:19 | 显示全部楼层
DDR timing closure最大的挑战是双沿的datapath处理
发表于 2006-7-14 14:23:11 | 显示全部楼层

hehe,好东西

刚做完SDRAM控制器,后面导师叫做这个
 楼主| 发表于 2006-7-14 20:22:05 | 显示全部楼层
我也觉得是dqs采样窗口的问题,毕竟时间很短阿。所以路径可调是一种办法。我见过一个ddr的pad,里面一堆buff,可以延迟时间
发表于 2006-7-14 21:14:55 | 显示全部楼层
在一个process corner close DQ/DQS timing还不难.难的是同样的电路要在所有process corner都meet timings
发表于 2006-7-15 22:18:51 | 显示全部楼层


原帖由 zlhrsy 于 2006-7-14 13:05 发表
DDR timing closure最大的挑战是双沿的datapath处理





我支持这个观点
发表于 2006-7-18 10:04:38 | 显示全部楼层
DDR Timing Closure – Physicaldesign and STA
看看
发表于 2006-7-18 12:47:20 | 显示全部楼层
支持一下,以后可能会遇到
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